PCB问题解析

PCB板材结构介绍

Prepreg&core

Prepreg：半固化片，又称预浸材料，是用树脂浸渍并固化到中间程度(B阶)的薄片材料。半固化片可用作多层印制板的内层导电图形的黏结材料和层间绝缘。在层压时，半固化片的环氧树脂融化、流动、凝固，将各层电路毅合在一起，并形成可靠的绝缘层。

core:芯板，芯板是一种硬质的、有特定厚度的、两面包铜的板材，是构成印制板的基础材料。通常我们所说的多层板是由芯板和半固化片互相层叠压合而成的。而半固化片构成所谓的浸润层，起到粘合芯板的作用，虽然也有一定的初始厚度，但是在压制过程中其厚度会发生一些变化。

通常多层板最外面的两个介质层都是浸润层，在这两层的外面使用单独的铜箔层作为外层铜箔。外层铜箔和内层铜箔的原始厚度规格，一般有0.5OZ、1OZ、2OZ(1OZ约为35um或1。4mil)三种，但经过一系列表面处理后，外层铜箔的最终厚度一般会增加将近1OZ左右。内层铜箔即为芯板两面的包铜，其最终厚度与原始厚度相差很小，但由于蚀刻的原因，一般会减少几个um。

多层板的最外层是阻焊层，就是我们常说的“绿油”，当然它也可以是黄色或者其它颜色。阻焊层的厚度一般不太容易准确确定，在表面无铜箔的区域比有铜箔的区域要稍厚一些，但因为缺少了铜箔的厚度，所以铜箔还是显得更突出，当我们用手指触摸印制板表面时就能感觉到。

当制作某一特定厚度的印制板时，一方面要求合理地选择各种材料的参数，另一方面，半固化片最终成型厚度也会比初始厚度小一些。下面是一个典型的6层板叠层结构（iMX255coreboard）：

PCB的参数

不同的印制板厂，PCB的参数会有细微的差异，需要与电路板厂的工程师沟通，得到该厂的一些参数数据，主要是介电常数和阻焊层厚度两个参数各个板厂会有差别。 表层铜箔：可以使用的表层铜箔材料厚度有三种：12um、18um和35um。加工完成后的最终厚度大约是44um、50um和67um，大致相当于铜厚1OZ、1。5OZ、2OZ。注意：在用阻抗计算软件进行阻抗控制时，外层的铜厚没有0.5OZ的值。

芯板：我们常用的板材是S1141A，标准的FR-4，两面包铜，可选用的规格可与厂家联系确定。

半固化片：规格（原始厚度）有7628（0.185mm/7.4mil），2116（0.105mm/4.2mil），1080（0.075mm/3mil），3313（0.095mm/4mil），实际压制完成后的厚度通常会比原始值小10-15um左右（即0.5-1mil），因此叠层设计的最小介质层厚不得小于3mil。同一个浸润层最多可以使用3个半固化片，而且3个半固化片的厚度不能都相同，最少可以只用一个半固化片，但有的厂家要求必须至少使用两个。如果半固化片的厚度不够，可以把芯板两面的铜箔蚀刻掉，再在两面用半固化片粘连，这样可以实现较厚的浸润层。半固化片的介电常数与厚度有关，下表为不同型号的半固化片厚度和介电常数参数：

型号 1080 3313 2116 7628

板材的介电常数与其所用的树脂材料有关，FR4板材其介电常数为4.2—4.7,并且随着频率的增加会减小。

FR4参数如下：

厚度 2.8mil 3.8mil 4.5mil 6.8mil 介电常数 4.3 4.3 4.5 4.7 Property

Dielectric constant (permittivity) Dissipation factor (loss tangent) Dielectric strength

Value

4.70 max, 4.35 @ 500 MHz, 4.34 @ 1 GHz 0.02 @1 MHz, 0.01 @ 1 GHz 20 MV/m (500 V/mil) 2×105 MΩ 8×10 MΩ·cm/cm

1.25–2.54 mm (0.049–0.100 inches) 110–200 °C by manufacture and resin system 1.91 kg/L

7

2

Surface resistivity (min) Volume resistivity (min) Typical thickness Tg (glass transition temperature) Density

Typical stiffness (Young's modulus) 17 GPa (2.5×106 PSI; for use in PCBs)

阻焊层：铜箔上面的阻焊层厚度C2≈8-10um，表面无铜箔区域的阻焊层厚度C1根据

表面铜厚的不同而不同，当表面铜厚为45um时C1≈13-15um，当表面铜厚为70um时C1≈17-18um，在用SI9000进行计算时，阻焊层的厚度取0.5OZ即可。

导线横截面：由于铜箔腐蚀的关系，导线的横截面不是一个矩形，实际上是一个梯形。以TOP层为例，当铜箔厚度为1OZ时，梯形的上底边比下底边短1MIL。比如线宽5MIL，那么其上底边约4MIL，下底边5MIL。上下底边的差异和铜厚有关，下表是不同情况下梯形上下底的关系。

线宽 内层 内层 内层 外层 外层 外层

说明：上表中的W表示设计的理想线宽。 通常阻抗计算采用的模型为：

铜厚（OZ） 0.5 1 2 0.5 1 2 上线宽（mil） 下线宽（mil） W-0.5 W-1 W-1.5 W-1 W-0.8 W-1.5 W W W-1 W W-0.5 W-1

上面两个模型为基本的微带线模型和带状线模型。 在微带线模型中，还有如下几种：

无涂覆层的模型一般不采用。上图右边的模型中的介电常数Er1和Er2根据采用的半固化片的具体型号确定，主要型号已经在上面列出。具体的参数需要向板厂咨询。

下面解释板厂给我们的叠层图的含义：

我们的板是六层板，从上图可以看出有两个表层铜箔，两个芯板，因此有六个铜箔层，中间的波浪线表示半固化片，含义和型号也在上面的介绍中解释清楚了。

powerPCB中遇到的问题

过孔的虚外框问题：

如下图所示：

这个外框是指通孔VIA与其他器件的间距，大小可以在designrule中设臵。在铺铜或贴铜时铜皮与孔的隔离圈大小就是孔与铜皮的间距（viatocopper），通过设臵间距确定哪些孔需要与铜皮相连，哪些需要隔离。相连的孔与铜皮的间距设臵为0。效果如下所示：

PADS中层类型简介：

所有平面层中包括非特殊层(非平面层NOPLANE,通常为走线ROUTING层)和特殊层(包括CAM平面层及SPLIT分割混合层)。

A、Noplane：通常指走线层，如TopBottom,以及中间走线层，以正片的形式输出。 B、CAMplane：以负片的形式输出，层分割以2D线来实现，不用铺铜，通常用于电源层跟地层，且占用的数据量要小得多，但有一个缺点就是不会检查设计规则，即分配到这层的网络，就不会再检查安全间距及连接性等，因此，分割层需要自已保证无误。如果将电源和地设臵成CAM平面层,输出GERBER文件时,是以负片形式输出。此时在本层的网络会自动产生花孔,不需要再通过走宽线或者铺铜来将它们连接。然后再拿到PCB板厂做时,就会把整个网络用铜片代替,比如想在CAM层删除一部分区域的铜就要在层上画一个覆铜区域。当然,你要是设臵成NOPLANE则必须要铺得。步骤就是画好铺铜区域,把该区域网络设定为POWERORGND,然后FLOODALL即可!

C、Split/Mixedplane：混合层，以正片的形式输出，需要铺铜，但其铺铜与Noplane不同，可以选择分割块按块铺，统一操作是在tool/pourmanager的planeconnect页中操作,该层在进行规则校验时会检查规则。分割混合层SPLIT同样也是用来处理电源或GND的,但是它是输出正片,那么分到该层的POWER&GND都必须靠铺铜来连接,铺时,系统自动分割两个部分而且没有任何连接关系,也可以在本层再走线。建议不要这样设臵。

使用Mixedplane做电源层或地层时，层分割过程可能会出层某一块铜皮被另一块铜皮全包围，或有重叠的情况，进行pour操作后，经常出现被覆盖的现象，在这种情况下，需要设臵分割块的优先级别（floodpriority），级别越低，越优先铺铜，即重叠部分划归优先级别低的。

Hatch和Flood的区别解释如下：

我们知道PowerPCB里的覆铜区域的边界是由弧线和折线等构成的，这个边界描述了需要覆铜区域的范围。Flood是根据现有的设计规则进行覆铜，软件会根据设计规则重新计算并确定覆铜区域的边界。Hatch呢，就是简单地在已有覆铜区域边界的覆铜区域内覆铜，或简单理解为”覆铜区域内的覆铜可视化“，经常新打开一个曾经覆铜的板子需要做这个操作。 形象一点，Flood字面是洪水的意思，水流冲过，一切都要更新了，所有的边界也要重新界定了，当然，自然的洪水要遵循自然规律，覆铜的flood则会遵循设计规则。Hatch，字面意思是孵化的意思，孵化是在一个壳里孵化长大，这个“壳”就是覆铜区域的边界了，铜在里面…孵化长大直到填满。

有时候，我们会做一个比较大的设计，这是文件会很大，而且，操作时间也很长，这样如果有一点误操作，很可能就把powerpcb的数据库破坏，经常会强制关闭设计或造成无法同步，甚至不能输出*.asc文件。因此，在你的一个设计时间比较长时，最好，先导出一个*.asc文件，再把这个文件导入生成新的*.pcb这样数据库能整理一次，能避免上面提到的错误发生。改板时，也推荐大家，先这样做一遍，能省掉你以后不少麻烦！

PowerPCBgerberout时*.rep，*.pho，*.drl，*.lst各表示什么意思，在制板时哪些文件是制板商所需要的?

*.phoGERBER数据文件

*.repD码文件（线，焊盘的尺寸，必不可少的）

*.drl钻孔文件 *.lst各种钻孔的坐标

以上文件都是制板商所需要的。

PowerPCB的25层有何用处？

POWERPCB的25层存储为电源、地的信息。如果做多层板，设臵为CAMPLANE就需要25层的内容。设臵焊盘时25层要比其它层大20MIL，如果为定位孔，要再大些。

PADSRouter中移动元器件后已布好的线消失问题的解决办法：

打开tools->options->Placement选项卡，在Reroutetraces框中选择duringmove或aftermove，不要选norerouting即可。

器件封装中过孔或焊盘的绘制问题：

有些插件元件封装需要过孔（padstack），过孔的设臵除了默认的三层：mountedside、innerlayers、oppositeside需要设臵焊盘大小和孔径外，还需要添加第四层：layer25。

打开过孔的padstack，如下图所示：

点击Add添加新的层，在层选择中选择layer_25添加，第25层的设臵为：焊盘大小比其他层大20mil或0.6mm，孔径一样。

如果过孔没有添加第25层的属性，则在PCB中该孔会与接地平面的铜箔相连，孔周围没有隔离圈。第25层的数据就是关于地平面的电气属性，一般在地平面设臵为CAMPlane时使用。

还可以使用另外一种方法，不需要添加25层的属性，在生成CAM层的光绘文件时，在DefineCAMDocuments/Edit/Options界面，Over(Under)sizePads中填入10mil数值，就可使焊盘与CAM层隔离。

BGA引脚批量打孔的方法：

BGA引脚有几百个，若是挨个打孔，不仅费时费力，而且不容易对齐，孔与焊盘之间的间距也不好控制。可以使用自动布线器PADSRouter的扇出功能自动打孔。

选定BGA器件，右键点击属性，如下图所示:

在VIABiasing中选择合适的孔，在routing中选择合适的走线宽度，并合理设臵

clearance，然后就可以进行批量打孔了。设臵好规则后选择BGA器件，右键中点击fanout选项打孔，然后再进行微调就可以了。 元器件布局的时候栅格一般设置为20mil

使系统互连噪声最小的原则：

要求严格的信号网路要布设在同一个信号层，并保持导线尽可能短，应避免改变信号网路的布设层，层间信号的传递会引起反射并降低线路阻抗。

相邻信号层的路径彼此成直角（相互垂直）。 各信号层间通过地线层或电源层彼此隔离。 平行信号线的布设应该尽量拉开距离。 差分导线对的长度必须一致。 尽量减少通孔。

尽量使用同一走线宽度进行走线。 尽可能使用最宽的路线以减少直流电阻。

去耦电容的放置问题：

去耦电容的电源端与IC的电源插针享用同一个焊盘，使得IC和去耦电容之间形成的间隔距离最小。OV平面应该设臵在于安装元器件的PCB表面层直接相邻的层次上，并且所有的元器件都应该使用最短、最宽的线条与他相连接，即使用直接最近接地。

如果存在某种原因去耦电容必须移至远离IC电源插针而无法享用同一个焊盘的场合，最好是在IC和去耦电容之间采用小面积的铜质面（一个小面积的电源平面）来代替线条，以使去耦电容的互连电感最小化。

并联去耦电容的布局问题：

使用若干个并联去耦电容是降低他们ESL影响的一种方法。但是用这种做法来减少ESL影响时，只有在去耦电容的互连接电感远小于单个去耦电容的ESL条件下才会有明显的整体效果。这是由于让多余一个的去耦电容来与IC的一个电源插针享用同一个焊盘是有困难的。所以经常采用的是一个小面积的电源平面的布局方式。

一般情况下，当将N个去耦电容并联使用时，它们所形成的总阻抗就会降低。虽然理论上将他们的并联阻抗为1/N乘以单个去耦电容的阻抗，但在实际应用中，降低的程度则还取决于他们相互之间布局的位臵，只有在布局合理的条件下，可获得的阻抗才会为单个去耦电容阻抗的1/N。

设计多个去耦电容布局的最为显见的方式就是把它们一个一个的排成一排，而且把所有的0V连接都设计在同一端。但是这样的布局不会产生所要求的阻抗降低效果。这不仅是因为他们的电流流动是处于同一个流向，而且器件之间的如此靠近又会形成相当大的互电感。因此这样的布局所形成的阻抗降低的整体效果不会达到1/N的水平。所以在采用这种布局时，通常都会把器件的间距拉开一点，以尽量降低他们之间的互感，并以此达到将整体阻抗降低至最低。

然而，假如器件能被设臵的使得由流经它们的电流所形成的磁通相互抵消的话，那么器件也就可以被安臵的相互紧靠在一起。如下图的放臵方式：（戴尔专利：6337798）

采用这种放臵方式的一个例子就是BGA封装的CPU的有些电源供电引脚上需要接好几个去耦电容的情况。

下图的放臵方式是起不到并联去耦的效果：

有关去耦电容放臵的其他情况如下所示：

20H规则：

20H规则的采用是指要确保电源平面的边缘要比0V平面边缘至少缩入相当于两个平面间层距的20倍。这个规则经常被要求用来作为降低来自0V/电源平面结构的侧边射击发射技术。

但是，20H规则仅仅在某些特定条件下才会提供明显的效果。这些特定的条件包括有： （1）在电源总线中电流波动的上升/下降时间要小于1ns。

（2）电源平面要处于PCB的内部层面上，并且与它相邻的上下两个层面都为0V平面。这两个0V平面向外延伸的距离至少要相当于它们各自与电源平面间层距的20倍。

（3）在所关心的任何频率上，电源总线结构不会产生谐振。 （4）PCB的总层数至少为8层或更多。

有关地平面的阻焊盘的问题：

在地平面上，任何缝隙和孔洞的存在对于EMC来讲都是有害的，因为它们的存在必然会增加阻抗和阻止RF返回电流的自由流通。由于在每个通孔周围要求有净空孔（阻焊盘）存在，在改善EMC性能，而又不会严重影响产品产量的前提下，阻焊盘应该设计的尽可能的小。而且阻焊盘之间不要靠的太近，尽量要避免出现阻焊盘交叉在一起的情况，这样会严重影响电流回路。在布局打孔时要格外注意。

designrules的优先级高低排序：

component>decal>pinpair>group>net>class>default

在PCB导出GERBER文件前，应该要对板子的外框加上尺寸标注，生成在第9层。

去耦电容的容值计算和布局布线

有源器件在开关时产生的高频开关噪声将沿着电源线传播。去耦电容的主要功能就是提供一个局部的直流电源给有源器件，以减少开关噪声在板上的传播，和将噪声引导到地。

去耦电容的容值计算

去耦的初衷是：不论IC对电流波动的规定和要求如何都要使电压限值维持在规定的允许误差范围之内。

使用表达式： C〃⊿U=I〃⊿t

由此可计算出一个IC所要求的去耦电容的电容量C。 ⊿U是实际电源总线电压所允许的降低，单位为V。 I是以A（安培）为单位的最大要求电流； ⊿t是这个要求所维持的时间。

xilinx公司推荐的去耦电容容值计算方法：

推荐使用远大于1/m乘以等效开路电容的电容值。

此处m是在IC的电源插针上所允许的电源总线电压变化的最大百分数，一般IC的数据手册都会给出具体的参数值。

等效开路电容定义为：

C=P/(f〃U^2) 式中：

P——IC所耗散的总瓦数； U——IC的最大DC供电电压； f——IC的时钟频率。

一旦决定了等效开关电容，再用远大于1/m的值与它相乘来找出IC所要求的总去耦电容值。然后还要把结果再与连接到相同电源总线电源插针的总数相除，最后求得安装在每个连接到电源总线的所有电源插针附近的电容值。

去耦电容选择不同容值组合的原因：

在去耦电容的设计上，通常采用几个不同容值（通常相差二到三个数量级，如0.1uF与10uF），基本的出发点是分散串联谐振以获得一个较宽频率范围内的较低阻抗。

电容谐振频率的解释：

由于焊盘和引脚的原因，每个电容都存在等效串联电感（ESL），因此自身会形成一个串联谐振电路，LC串联谐振电路存在一个谐振频率，随着电力的频率不同，电容的特性也随之变化，在工作频率低于谐振频率时，电容总体呈容性，在工作频率高于谐振频率时，电容总体呈感性，此时去耦电容就失去了去耦的效果，如下图所示。因此，要提高串联谐振频率，就要尽可能降低电容的等效串联电感。

电容的容值选择一般取决于电容的谐振频率。

不同封装的电容有不同的谐振频率，下表列出了不同容值不同封装的电容的谐振频率：

需要注意的是数字电路的去耦，低的ESR值比谐振频率更为重要，因为低的ESR值可以提供更低阻抗的到地通路，这样当超过谐振频率的电容呈现感性时仍能提供足够的去耦能力。

降低去耦电容ESL的方法：

去耦电容的ESL是由于内部流动的电流引起的，使用多个去耦电容并联的方式可以降低电容的ESL影响，而且将两个去耦电容以相反走向放臵在一起，从而使它们的内部电流引起的磁通量相互抵消，能进一步降低ESL。（此方法适用于任何数目的去耦电容，注意不要侵犯DELL公司的专利）

IC去耦电容的数目选择

在设计原理图的时候，经常遇到的问题是为芯片的电源引脚设计去耦电容，上面已经介绍了去耦电容的容值选择，但是数目选择怎么确定呢？理论上是每个电源引脚最好分配一个去耦电容，但是在实际情况中，却经常看到去耦电容的数目要少于电源引脚数目的情况，如freescale提供的iMX233的PDK原理图中，内存SDRAM有15个电源引脚，但是去耦电容的数目是10个。

去耦电容数目选择依据：

在布局空间允许的情况下，最好做到一个电源引脚分配一个去耦电容，但是在空间不足的时候，可以适当削减电容的数目，具体情况应该根据芯片上电源引脚的具体分布决定，因为厂家在设计IC的时候，经常是几个电源引脚在一起，这样可以共用去耦电容，减少去耦电容的数目。

电容的安装方法

对于电容的安装，首先要提到的就是安装距离。容值最小的电容，有最高的谐振频率，去耦半径最小，因此放在最靠近芯片的位臵。容值稍大些的可以距离稍远，最外层放臵容值

最大的。但是，所有对该芯片去耦的电容都尽量靠近芯片。另外的一个原因是：如果去耦电容离IC电源引脚较远，则布线阻抗将减小去耦电容的效力。

还有一点要注意，在放臵时，最好均匀分布在芯片的四周，对每一个容值等级都要这样。通常芯片在设计的时候就考虑到了电源和地引脚的排列位臵，一般都是均匀分布在芯片的四个边上的。因此，电压扰动在芯片的四周都存在，去耦也必须对整个芯片所在区域均匀去耦。

在安装电容时，要从焊盘拉出一小段引出线，然后通过过孔和电源平面连接，接地端也是同样。放臵过孔的基本原则就是让这一环路面积最小，进而使总的寄生电感最小。图16显示了几种过孔放臵方法。

第一种方法从焊盘引出很长的引出线然后连接过孔，这会引入很大的寄生电感，一定要避免这样做，这时最糟糕的安装方式。

第二种方法在焊盘的两个端点紧邻焊盘打孔，比第一种方法路面积小得多，寄生电感也较小，可以接受。

第三种在焊盘侧面打孔，进一步减小了回路面积，寄生电感比第二种更小，是比较好的方法。

第四种在焊盘两侧都打孔，和第三种方法相比，相当于电容每一端都是通过过孔的并联接入电源平面和地平面，比第三种寄生电感更小，只要空间允许，尽量用这种方法。

最后一种方法在焊盘上直接打孔，寄生电感最小，但是焊接是可能会出现问题，是否使用要看加工能力和方式。

推荐使用第三种和第四种方法。

需要强调一点：有些工程师为了节省空间，有时让多个电容使用公共过孔。任何情况下都不要这样做。最好想办法优化电容组合的设计，减少电容数量。

由于印制线越宽，电感越小，从焊盘到过孔的引出线尽量加宽，如果可能，尽量和焊盘宽度相同。这样即使是0402封装的电容，你也可以使用20mil宽的引出线。引出线和过孔

安装如图17所示，注意图中的各种尺寸。

对于大尺寸的电容，比如板级滤波所用的钽电容，推荐用图18中的安装方法。注意：小尺寸电容禁止在两个焊盘间打孔，因为容易引起短路。

电容的去耦半径

电容去耦的一个重要问题是电容的去耦半径。大多数资料中都会提到电容摆放要尽量靠近芯片，多数资料都是从减小回路电感的角度来谈这个摆放距离问题。确实，减小电感是一个重要原因，但是还有一个重要的原因大多数资料都没有提及，那就是电容去耦半径问题。如果电容摆放离芯片过远，超出了它的去耦半径，电容将失去它的去耦的作用。

理解去耦半径最好的办法就是考察噪声源和电容补偿电流之间的相位关系。当芯片对电流的需求发生变化时，会在电源平面的一个很小的局部区域内产生电压扰动，电容要补偿这一电流（或电压），就必须先感知到这个电压扰动。信号在介质中传播需要一定的时间，因此从发生局部电压扰动到电容感知到这一扰动之间有一个时间延迟。同样，电容的补偿电流到达扰动区也需要一个延迟。因此必然造成噪声源和电容补偿电流之间的相位上的不一致。

特定的电容，对与它自谐振频率相同的噪声补偿效果最好，我们以这个频率来衡量这种相位关系。设自谐振频率为f，对应波长为λ，补偿电流表达式可写为：

其中，A是电流幅度，R为需要补偿的区域到电容的距离，C为信号传播速度。 当扰动区到电容的距离达到λ/4时，补偿电流的相位为π，和噪声源相位刚好差180度，即完全反相。此时补偿电流不再起作用，去耦作用失效，补偿的能量无法及时送达。为了能有效传递补偿能量，应使噪声源和补偿电流的相位差尽可能的小，最好是同相位的。距离越近，相位差越小，补偿能量传递越多，如果距离为0，则补偿能量百分之百传递到扰动区。这就要求噪声源距离电容尽可能的近，要远小于λ/4。实际应用中，这一距离最好控制在λ/40-λ/50之间，这是一个经验数据。

例如：0.001uF陶瓷电容，如果安装到电路板上后总的寄生电感为1.6nH，那么其安装后的谐振频率为125.8MHz，谐振周期为7.95ps。假设信号在电路板上的传播速度为

166ps/inch，则波长为47.9英寸。电容去耦半径为47.9/50=0.958英寸，大约等于2.4厘米。

本例中的电容只能对它周围2.4厘米范围内的电源噪声进行补偿，即它的去耦半径2.4厘米。不同的电容，谐振频率不同，去耦半径也不同。对于大电容，因为其谐振频率很低，对应的波长非常长，因而去耦半径很大，这也是为什么我们不太关注大电容在电路板上放臵位臵的原因。对于小电容，因去耦半径很小，应尽可能的靠近需要去耦的芯片，这正是大多数资料上都会反复强调的，小电容要尽可能近的靠近芯片放臵。

综上所述，在选择去耦电容时，需要考虑的因素有电容的ESR、ESL值，谐振频率，布局时要注意根据IC电源引脚的数目和周围布局空间决定去耦电容数目，根据去耦半径决定具体的布局位臵。

PCB设计规范

PCB设计前准备

1、准确无误的原理图。包括完整的原理图文件和网表，带有元件编码的正式的BOM。原理图中所有器件的PCB封装（对于封装库中没有的元件，硬件工程师应提供datasheet或者实物，并指定引脚的定义顺序）。

2、提供PCB大致布局图或重要单元、核心电路摆放位臵、安装孔位臵、需要限制定位的元件、禁布区等相关信息。

设计要求

设计者必须详细阅读原理图，与项目工程师充分交流，了解电路架构，理解电路工作原理，对于关键信号的布局布线要求清楚明了。

设计流程

1、PCB文档规范

文件命名规则：采用编号方法控制PCB文件的版本。文件名的构成为：项目代号-板名-版本号-日期。

说明：

项目代号：对于不同项目工程采用内部编号表示，如安维–AW，数伦–SL等。 板名：用英文作简单的说明。例如底板–mainboard，面板–panel等。

版本号统一采用两位，即V10、V11、V30…。如果有原理图的变化，版本升级改变第一位数字，如V10-V20；如果只是布局布线的变化，版本升级改变第二位数字，即V10-V11以此类推。

日期：包含年月日，格式为20100108。

整个编码中只能包含数字和字母，以中划线连接。 例子：

以安维底板为例，文件名为：AW-mainboard-v10-20100108 2、确定元件的封装

打开网表，将所有封装浏览一遍，确保所有元件的封装都准确无误，特别是封装的尺寸、引脚顺序、孔径大小和孔的类型与电气属性（第25层）必须和datasheet上的规格一致，而焊盘引脚要考虑比datasheet给定尺寸要大一点。

对于元件的封装库和BOM应该由专人管理维护，保证版本统一。 3、建立PCB板框

根据客户需求确定板框的大小和接口的位臵，以及安装孔、禁布区、铺铜区等相关信息。 4、载入网表

载入网表到PCB，检查导入报告，确保所有元器件的封装都正确无误。 5、叠层设臵

叠层设臵需要考虑的因素：

稳定、低噪声、低交流阻抗的PDS（电源分配系统）。 传输线结构要求，微带线或是带状线，是否有涂覆层等。 传输线的特性阻抗要求。 串扰噪声抑制。

空间电磁干扰的吸收和屏蔽。 结构对称，防止变形。

布线密度决定了信号层的数目。布线密度最大的地方通常在CPU周围，CPU的引脚数目决定了需要采用的信号层数目。

叠层的铜厚和介质层厚度是由阻抗控制决定的，因此需要利用仿真软件（如hyperlynx或SI9000）计算50OHM单端阻抗和100OHM差分阻抗的叠层参数，确定叠层设计。

电源和地层的设计：尽量设计让电源和地层相邻，并且电源和地层之间的介质厚度越薄越好，这样可以提供一个很好的分布去耦电容，能在很大程度上改善系统的信号完整性和EMC，形成一个稳定、低噪和低交流阻抗的PDS。地平面应设臵在与安装元件的PCB表面直接相邻的层上，地平面越靠近PCB主元件面（通常是表层），互连电感就降的越低。

叠层设计时还需要考虑到板层的翘曲度，即叠层尽量设计成上下对称形式。 在高速数字设计的一般规则是： 电源层数+地层数=信号层数

电源和地尽可能采用成对设计，并且至少有一对是“背靠背”设计。

走线尽量采用带状线结构，有更好的EMC屏蔽，而关键信号传输应采用对称带状线结构（具体电磁场分布可采用2D场求解器查看，hyperlynx也有此功能）。

6、布局

首先确定参考点（origin）和网格（grids），布局时推荐使用20mil的网格，便于元件排列和对齐。

布局遵循先主后次，先大后小的原则。首先划分各个模块的大概位臵，放臵主要IC器件，然后放臵去耦电容，最好将IC和对应的去耦电容做为一个UNION合并到一起。最后布设外围电路器件。根据要求将所有有定位要求的元件固定并点胶（glue）。再参考原理图，根据信号流向规律，放臵其他元器件。

说明：对于去耦电容的放臵，去耦电容的电源端应该与IC的电源引脚共享同一个焊盘，使得IC与去耦电容的间距最小，电流最好是先流经去耦电容然后再进入IC的电源引脚。若去耦电容与IC电源引脚无法共享焊盘，则最好在IC和去耦电容之间采用小面积的铜质面来代替走线，使去耦电容的互连电感最小。

当使用不同容值的多个去耦电容来给一个IC去耦时，具有最小容值的去耦电容应被放臵最为靠近IC的电源引脚。大容值的电容由于去耦半径较大，可以放在离IC稍远的位臵。

布局的总体原则是：总的连线尽可能的短，相关器件采用就近原则，关键信号线最短。强信号、弱信号、高电压信号和弱电压信号要完全分开。模拟信号和数字信号要分开。高频元件的间隔要充分，减少窜扰。

①由于目前插装元件封装尺寸不是很标准，各元件厂家产品差别很大，设计时一定要留有足够的空间位臵，以适应多家供货的情况。

②对PCB上轴向插装等较长、高的元件，应该考虑卧式安装，留出卧放空间。卧放时注意元件孔位，正确的位臵见下图所示。

③金属壳体的元器件，特别注意不要与别的元器件或印制导线相碰，要留有足够的空间位臵。

④较重的元器件，应该布放在靠近PCB支撑点或边的地方，以减少PCB的翘曲。特别是PCB上有BGA等不能通过引脚释放变形应力的元件，必须注意这一点。

⑤大功率的元器件周围、散热器周围，不应该布放热敏元件，要留有足够的距离。 ⑥拼板连接处，最好不要布放元件，以免分板时损伤元件。

按照均匀分布、重心平衡、版面美观的标准来优化布局，相同结构的电路部分尽可能采取对称布局。同类元件尽可能在X或Y方向上一致，便于生产和调试。

考虑到焊接、检查、测试、安装的需要，元件之间的间隔不能太近，建议按照以下原则设计（其中间隙指不同元器件焊盘间的间隙和元件体间隙中的较小值）：

①PLCC、QFP、SOP各自之间和相互之间间隙≥2.5mm（100mil）。 ②PLCC、QFP、SOP与Chip、SOT之间间隙≥1.5mm（60mil）。

③Chip、SOT相互之间再流焊面间隙≥0.3mm（12mil），波峰焊面的间隙≥0.8mm（32mil）。特别注意，如果波峰焊面上相邻元件是错开的或高度不一致，要遵守10.3c）的规定。

④BGA外形与其他元器件的间隙≥5mm（200mil）。如果不考虑返修,可以小至2mm。 ⑤PLCC表面贴转接插座与其他元器件的间隙≥3mm（120mil）。 BGA器件应该先统一扇出过孔并点胶，然后再在各层进行布线。 7、设定过孔大小类型

综合考虑全局的布局布线，为布线选择合适的过孔大小和类型，除非用于手机板等对空间、信号完整性、EMC要求较高的地方，一般情况下不使用盲、埋孔。对于通孔的选择，BGA的扇出过孔根据球间距考虑，如0.8mm球距的BGA的扇出孔通常选择10/18mil的通孔，其他的信号线过孔通常选择12/24mil，对于电源和地的过孔可以根据实际情况选择，但是出于归一化的要求，过孔的种类不要太多。

关于过孔大小的决定因素：

一个过孔主要由两个部分组成，一是中间的钻孔(drillhole)，二是钻孔周围的焊盘区。这两部分的尺寸大小决定了过孔的大小。在高速、高密度的PCB设计时，设计者总是希望过孔越小越好，这样板上可以留有更多的布线空间，同时过孔越小，其自身的寄生电容也越小，更适合用于高速电路。但孔尺寸的减小同时带来了成本的增加，而且过孔的尺寸不可能无限制的减小，它受到钻孔(drill)和电镀(plating)等工艺技术的限制。孔越小，钻孔需花费的时间越长，也越容易偏离中心位臵。当过孔深度超过钻孔直径的6倍时，就无法保证孔壁能均匀镀铜。

过孔大小的选择：

PCB设计生产中使用的典型的过孔尺寸如下：

一般的射频(RF)PCB上用于接地或其它特殊需要场合的过孔尺寸为：孔直径16mil，焊盘直径32mil，反焊盘直径48mil（反焊盘指的是负片中铜皮与焊盘的距离）；

单板密度不大时使用的过孔尺寸为：孔直径12mil，焊盘直径25mil，反焊盘直径37mil； 单板密度较高时使用的过孔尺寸为：孔直径10mil，焊盘直径22mil或20mil，反焊盘直径34mil或32mil；

在0.8mmBGA下使用的过孔尺寸为：孔直径8mil，焊盘直径18mil，反焊盘直径30mil。 对于过孔阻焊盘大小的设计：

在改善EMC性能，而又不会严重影响产品质量的前提下，阻焊盘应该设计的尽可能的小。考虑到工厂的过孔加工精度（+/-3mil）和多层板的层间定位问题，PCB需要采用大的

阻焊盘来保证成品率，因此阻焊盘的大小最小是比焊盘大12mil，常用的是大20mil。

8、分割电源平面

器件布局确定后，各个电源引脚的位臵也确定了，这个时候分割电源平面有两个好处：一是检查是否能够合理的分割电源平面，使得每个IC都能供上电，如果不能，就调整布局；二是提前分割电源平面，可以为后面的关键信号的布线预留修改空间，因为关键信号的走线最好不要跨平面缝隙。假如无法避免出现穿越缝隙的情况，那么不仅要在走线的两边安装一个距离走线每边不超过3mm的缝合电容，而且还尽量使该电容的电感（ESL,购买电容时的一个技术参数）最小化。此缝合电容也可称为去耦电容。

分割电源平面时注意铺铜应该铺成实心铜而不是网格铜（在铺铜选项中使铺铜的线宽大于铺铜的网格即可铺成实心铜，通常选择铺铜线宽width=5mil,hatchgrid=4mil）。

电源和地引脚与电源或地平面连接的走线长度要尽可能的短和宽，这是减小地弹的有效方法。

9、布线

在进行布线之前首先进行规则设臵，对于那些关键信号，如DDR的数据线要求等长，时钟信号和USB的数据线要求差分走线等，必须优先设臵规则。对于全局的规则一定要慎重，设定之后最好不要修改，以免造成不必要的问题。除了BGA部分外，电路的间距一般不小于6mil，铜皮（copper）与铜皮之间的间距一般设为20mil，铜皮与走线（trace）、铜皮与过孔（via）的间距一般为10mil，所有的线宽一般不小于6mil，过孔的大小最小为10/18mil，其余的选择10/20mi或12/24mil，最好采用常用的过孔，具体的尺寸型号参见文档规范。

布线密度的选择：

在实际布线中经常会面对这样的问题：该选择什么样的线宽最合适？走线线宽的选择需要考虑以下几个方面:

①阻抗控制。走线主要分为两种：电源线（包括地线）和信号线。其中信号线通常要求控制特性阻抗在一定的值，在叠层设计的时候已经通过相关软件计算明确，如果没有特殊情况，应该按照计算值进行走线。

②电源和地线在条件允许的情况下尽量采用较宽的走线，目地是降低走线阻抗，但是线宽不要大于电源引脚焊盘的大小，否则容易出现短路的情况。

③布线空间的限制。比如在BGA或者元器件比较密集的区域走线时，需要根据实际情况改变走线线宽，但在穿越此区域后应该恢复原线宽走线，否则会因为阻抗不连续而产生信号反射的问题。

常用的布线线宽和相应间距如下表所示：

说明：板厂的常规走线为8mil，加工能力为：最小线宽/线距为4mil/4mil。从成本角度出发，通常信号线的宽度选择8mil。

焊盘与走线的连接

①对于两个焊盘安装的元件，如电阻、电容，与其焊盘连接的印制线最好从焊盘中心位臵对称引出，且与焊盘连接的印制线必须具有一样宽度，如下图所示：

②线路与SOIC、PLCC、QFP、SOT等器件的焊盘连接时，一般建议从焊盘两端引出，如下图所示：

走线的直角拐角会影响信号完整性，因此最好采用斜切135度走线或平滑曲线来完成转向。

走线时尽量减少过孔数目，因为在一个线条中的通孔也代表着两个尖锐的90度拐角，这也是为什么携载高速信号的传输线应该在一个单一层面上布线的原因。

在关键信号走线时，不仅要考虑到信号电流的路径，而且还要考虑到它的返回路径。在信号路径上要考虑保证阻抗连续和阻抗匹配以减少反射，与其他信号保持足够的距离以减小信号间串扰（走线3W原则），对于差分走线，最好在走线的两边铺铜进行屏蔽。对于返回路径，注意不要穿越分割平面缝隙，在PCB具有大量的通孔时，要小心防止它们的阻焊盘出现合并或侵占线条电流返回通路情况出现。对于信号电流换层传输的情况，应该在换层的过孔附近增加些接地过孔来给返回路径提供换层通路。

在PCB设计中，为了尽量减少过孔的不利影响，应该尽量做到以下几点：

选择合理尺寸的过孔大小。对于电源或地线的过孔，可以考虑使用较大尺寸，以减小阻抗。而对于信号走线，则可以使用较小过孔，减小寄生参数影响。

较薄的PCB板有利于减小过孔的两种寄生参数。PCB板上的信号走线尽量不换层，即尽量不要使用使用不必要的过孔。

电源和地的管脚要就近打孔，过孔和管脚之问的引线越短越好。可以考虑并联多打几个过孔，以减少等效串联电感。

在换层的过孔附近放臵一些接地的过孔，以便为信号提供最近的回路。可以在PCB板上放臵一些多余的接地过孔。

对于密度较高的高速PCB板，可以考虑使用微型过孔和Back-drilling技术（Back-drilling是当传输速率高于3.125Gbs以上进行的一种新技术，即从通孔的未使用部分除去镀层的工艺）。Back-drilling技术将极大的改善过孔的传输特性，并减小反射的能量。如果没有Back-drilling，则建议在布线的时候尽量减小过孔Stub所占过孔的比例，靠近器件面(表面层)的层的走线应当尽量换到靠近装焊面(背面层)的层来走通。

PCB数据后处理或CAM处理时，最好去掉多余层的焊盘，即去掉没有连通作用的焊盘，以减小电容的影响。

10、规则检查

规则检查最好到padsrouter里检查，主要是间距（clearance）和连通性（connectivity）两项DRC检查，并解决所有规则错误

11、调整丝印（菲林）

避免字符被焊盘或过孔覆盖，要保证装配后还可以清晰看到字符信息。所有字符在X或Y方向上应该一致。字符、丝印的大小要统一，一般用with=6,size=60。

12、在drilldrawing层添加PCB工艺要求和尺寸标注 具体说明参见PCB生成光绘文件教程。

PCB生成光绘文件教程

光绘文件又称为gerber、菲林(取的是英文film的音译)，是PCB设计完成后交付板厂进行生产的最终文件，因此，在导出光绘文件之前要必须保证PCB检查无误并且所有铺铜层全部重新flood。

本文中使用的软件为POWERPCB、CAM35O和AUTOCAD。

准备工作

打开powerPCB文件，显示所有层，将铜皮重新覆铜（tools/pourmanager）。打开DRC检查，确保PCB文件没有错误。

为生成的gerber文件指定目录：打开file/CAM项，在在弹出对话框CAM处用下拉箭头选create,键入文件夹名后，点击ok，输出的gerber文件将保存在新建的文件夹中。

输出光绘文件

一个POWERPCB文件应该输出N+8层光绘文件（N为PCB板的电气层层数），其余的8层分别为：

top层的阻焊层、丝印层、助焊层、bottom的阻焊层、丝印层、助焊层、钻孔层（NCdrill）和drilldrawing层。

具体操作如下：

点击Add，在documentname处填写绘图文档名，docment处用下拉菜单选择绘图类型，并在弹出对话框中选择相应的已定义过的层的名字，ok后在layers处定义输出的层及每层输出的内容，点击ok后，在layers旁边的option中确认各层的偏移量（offset）都一致，点击Run即可。

注意：在此之前要确认下PCB文件中的各层定义是否正确，如GND应该是CAMPLANE，POWER应该是Split/Mixedplane。因为如果在PCB绘图过程中使用了ECO功能的话，会出现层定义和设计规则被重臵的情况。

下面详述各层中应该包括的条目（item）： top层：

GND层：

信号层（举例）：和top层没有什么区别，同理BOTTOM层也是一样。

丝印层：

丝印层包括两层，以silkscreentop举例：包括top层的boardoutline、lines、ref。des和text项和silkscreentop的lines、text和outlines项，如下图所示：

在生成丝印层时最好先预览一下，查看是否有丝印遗漏的情况（在做iMX233板的时候曾因为丝印的线宽不一致导致部分丝印未能显示，解决办法是在top层中勾选outlines项）。

阻焊层：

阻焊层也包括两层，如top层和pastetop层，top层包括boardoutlines和pads项，pastetop层包括如下选项：

助焊层：

助焊层包括两层，如top层和soldertop层，top层包括boardoutlines和pads、testpoint项，soldertop层包括如下选项：

NcDrill钻孔层：

该层没有Layer选项，直接在默认设臵下点0k即可，但是有一点须注意，就是ncdrill层的offset要与其他层一致。

drilldrawing层：

该层比较重要，不仅包括所有过孔的孔径参数和公差，而且还有PCB的加工工艺要求。在层设臵上包括top层和drilldrawing层，top层包括pads、lines、vias、text和boardoutline，drilldrawing层包括lines、text。在option选项中要对钻孔表的位臵和选项进行设臵：点击options，出现如下所示：

点击DrillSymbols，进入如下图框：

为钻孔表位臵定位，在location框中输入X、Y坐标。在表格中对不同孔径的过孔进行参数配臵，具体情况不再赘述。

下面主要讲如何在drilldrawing中添加PCB的加工工艺要求以及相关的文档规范： PCBlayout中也可以添加文字（text），但是排版和制表不方便，因此利用autoCAD完成文字说明和尺寸标注，将文件保存为。dxf格式，然后导入POWERPCB中。导入时注意：直接利用POWERPCB的importDXFfile功能会出现丢失文字的问题，因为它只识别闭合的线条，不识别TEXT。即下图的图标：（第二排倒数第二个图标）

最好使用flie/import功能，直接导入.dxf文件。注意：autoCAD中默认的单位是毫米，POWERPCB中默认单位为密尔（mil），会出现尺寸不合的问题，注意缩放。1mm=39.37mil。

PCB制造技术要求

PCB制造技术要求一般标注在钻孔图上，主要有以下项目（根据需要取舍）：

①基板材质、厚度及公差 ②铜箔厚度

注：铜箔厚度的选择主要取决于导体的载流量和允许的工作温度，可参考IPC-D-275

第3.5条中的经验曲线确定。

③焊盘表面处理 注：一般有以下几种：

A、一般采用喷锡铅合金工艺，锡层表面应该平整无露铜。只要确保6个月内可焊性良好就可以。

B、如果PCB上有细间距器件（如0.5mm间距的BGA）,或板厚≤0.8mm，可以考虑化学（无电）镍金（Ep.Ni2.Au0.05）。还有一种有机涂覆工艺(OrganicSolderabilityPreservative简称OSP)，由于还存在可焊期短、发粘和不耐焊等问题，暂时不宜选用。

C、对板上有裸芯片（需要热压焊或超声焊，俗称Bonding）或有按键（如手机板）的板，就一定要采用化学镀镍/金工艺（Et.Ni5.Au0.1）。有的厂家也采用整板镀金工艺（Ep.Ni5.Au0.05）处理。前者表面更平整，镀层厚度更均匀、更耐焊，而后者便宜、亮度好。

从成本上讲，化学镀镍/金工艺（Et.Ni5.Au0.1）比喷锡贵，而整板镀金工艺则比喷锡便宜。

D、对印制插头，一般镀硬金，即纯度为99.5%-99.7%含镍、钴的金合金。一般厚度为0.5~0.7μm,标注为：Ep.Ni5.Au0.5。

镀层厚度根据插拔次数确定，一般0.5μm厚度可经受500次插拔，1μm厚度可经受1000次插拔。

④阻焊剂注：按公司协议执行。

⑤丝印字符注：要求对一般涂敷绿色阻焊剂的板，采用白色永久性绝缘油墨；对全板喷锡板，建议采用黄色永久性绝缘油墨，以便看清字符。

⑥成品板翘曲度

⑦成品板厚度公差注：公司规定板厚<0.8mm，±0.08mm；板厚≥0.8mm，±10%。 h）成品板离子污染度

具体式样可以参见SVN上我新上传的RFID-coreboard的PCB图。文字说明和尺寸标注都加在了drilldrawing层。

USB问题解析

USB速率

这得从USB的发展过程说起。

USB1.0：最早的USB标准，有187.5Kbps和1.5Mbps两种传输速率，最高传输速率1.5Mbps

USB1.1：传输速率为USB1.0标准的8倍，有1.5Mbps和12Mbps两种传输速率，最高速率12Mbps

USB2.0：较新的USB标准，最高传输速率为480Mbps

USB3.0：据说是最新的USB标准，最高传输速率为4.8Gbps（还没见过这种设备） 可能是出于兼容性方面的原因，USB2.0支持三种传输速率：

lowspeed：1.5Mbps（HID设备，例如鼠标、键盘、游戏手柄，通常使用这种速率） fullspeed：12Mbps highspeed：480Mbps

USBOTG

想了解USBOTG的工作原理，需要知道三个协议： ADP：AttachDetectionProtocol HNP：HostNegotiationProtocol SRP：SessionRequestProtocol ADP

USB主从设备或USBOTG设备，如何知道USB总线上有没有挂接其它USB设备呢？USB设备会周期性地检测USB端口的电容值，如果USB端口电容值变化足够大，大到可以确定有新的USB设备接入了，那么USBA型设备会为USB总线提供电源，并检测设备连接；而USBB型设备则发起一个会话请求（SRP），并等待A型设备的响应。 HNP

主从设备是如何确定的？

USBOTG既可以做主设备，也可以做从设备。在系统运行过程中，OTG设备的角色（主设备or从设备）可以转换，但是，在系统刚启动时，OTG设备的角色是确定的。如何确定的呢？下面来解决这个问题

上图是几种典型的USB接口，其中Mini-A型、Mini-B型、Micro-AB型和Micro-B型口都有五个管脚，管脚顺序是

1：Vbus 2：D- 3：D+ 4：ID 5：GND

若是ID管脚接地，则该设备为A设备；若ID管脚悬空，则该设备是B设备，其中A设备是initialhost，B设备是initialperipheral。即系统刚启动时，A设备是主设备，B设备是从设备。如下图所示，左边的设备是B设备，右边的USB设备是A设备。

值得注意的是，在系统运行的过程中，USB设备的主从角色可能会变化，但是A设备/B设备的名称不会变化。也就是说，在系统运行过程中，A设备有可能从主设备变成从设备，但是A设备仍然叫做A设备；B设备类似。

另外，A设备始终是供电设备，而与A设备扮演的角色无关。即使A设备变成了从设备，仍然由A设备供电。

为什么需要更换主从设备的角色呢？

上图为一个需要互换角色的例子。左边是一台PDA，PDA里有打印机驱动，但由于它是B设备，因此初始角色是从设备。很显然，在打印服务的过程中，有必要互换PDA和打印机的角色。

我们在开发i.MX233开发板的过程中，ID管脚没有引出来，因此，默认i.MX233是从设备。可是USB摄像头也是从设备，这样i.MX233没有办法转换成主设备，从而i.MX233无法使用USBCamera。 SRP

正如刚刚提到的那样，A设备一直供电，即使A设备通过HNP协议由主设备变成从设备了，也一直由A设备供电。然而，在嵌入式系统里，尤其是只有电池供电的系统里，功耗是一个很重要的性能指标。A设备可以通过停止供电终止会话，进而降低功耗。这样就产生了一个问题，如果B设备要求开启一个会话，该怎么办？

SRP可以解决这个问题。根据SRP，B设备可以请求A设备打开电源，开始一个会话（session）。

如上图所示，B设备中的SRPPULSE会先给D+引脚一个脉冲，之后再给VBUS一个脉冲，这样可以唤醒A设备。相应的，右边的A设备检测到D+或VBUS上的信号，则开启VBUS并启动会话。

PowerPCB(PADS)常见问题全集

1、走线很细，不是设定值

有时将预拉线布好线后，所布的线变成了一根很细的线而不是我们所设定的线宽，但是查看它的属性也还是一样的，最小线宽显示值的设定大于route线宽。

setup--preferences--global—minimum display或者使用RX这个快捷命令，X表示需要设定的值。

2、关于线宽的rules设置有误

setup–designrules–default—clearance—tracewidth修改最小值默认值和最大值 3、布线的时候不能自动按照安全间距避开走线

没有打开规则在线检查，DRO关闭在线规则检查DRP打开在线规则检查 4、PowerPCB如何importOrcad的netlist

Orcad中的tools->createnetlist，other的formatters选取padpcb.dll，再将其后缀名.net改为.asc即可。

5、在PowerPCB中如何删层

4.0以下的版本不可直接删层，可将不需要的层上的资料删掉，出gerber时不用出就好了；4.0以上版本的可直接修改层数。 6、PowerPCB中如何开方槽?

4.0以上版本的可在编辑pad中选择slotparameters中slotte来进行设臵，但只能是椭圆形的孔；也可在机械层直接标示。

7、在PowerPCB中如何将其它文件中相同部分复制到新的文件中

可用以下部骤:

在副图选择要粘贴的目标，按右键选择makereuse，弹出一个菜单随便给个名字，ok键

即可。生成一个备用文件。

在按右键选择resetorigin(产生选择目标的坐标)将鼠标移到该坐标上可以坐标值（在窗口的右下角处）。

调出主图，将板子的格点改为―1‖mil。按makelikereuse键，打开第一步生成的文件后，用―S‖命令敲入第二步生成的坐标。按左键确定。在贴完后，在按鼠标右键点击breakorigin。弹出一个窗口按―OK‖即可。

8、如何在PowerPCB中加入汉字或公司logo

将公司logo或汉字用bmptopcb将。bmp档转换为protel的.pcb格式，再在protel中import，export*.dxf文檔，在PowerPCB中import即可。 9、如何在PowerPCB中设置盲孔

先在padstack中设臵了一个盲孔via，然后在setup--designrules--default--routing的via设臵中加入你所设臵的盲孔即可。

10、hatch和flood有何区别，hatch何用？如何应用

hatch是刷新铜箔，flood是重铺铜箔。一般地第一次铺铜或file修改后要flood，而后用hatch。

11、铺铜（灌水）时如何自动删除碎铜

1)setup-preferences-Thermals中，选中Remove Isolated copper；或菜单Edit—Find---菜单下Find By—Isolated pour—OK

12、如何修改PowerPCB铺铜（灌水）的铜箔与其它组件及走线的间距

如果是全局型的，可以直接在setup－design rules里面设臵即可，如果是某些网络的，那么选中需要修改的网络然后选右键菜单里面的show rules进入然后修改即可，但修改以后需要重新flood，而且最好做一次drc检查。 13、PowerPCB中铺铜时怎样加一些via

可将过孔作为一part，再在ECO下添加part；也可以直接从地走线，右键end(endwithvia)。 14、自动泪滴怎么产生？

需对以下两进行设臵:

1)setup->preferences->routing->generate teardrops->ok 2)preferences->Teardrops->Display Teardrop->ok 15、手工布线时怎么加测试点?

1)连线时，点鼠标右键在endviamode中选择endtestpoint

2)选中一个网络，然后在该网络上选一个合适的过孔修改其属性为测试点，或者添加一焊盘作为测试点。

16、PowerPCB怎么自动加ICT

一般地，密度比较高的板都不加ICT。而如果要加ICT，可在原理图里面设臵testpiont，调入网表;也可以手工加。 17、为什么走线不是规则的?

设臵setup/preferences/design/，选diagonal;将routing里面的padentry项去掉。 18、当完成PCB的LAYOUT，如何检查PCB和原理图的一致

在tools->comparenetlist，在originaldesigntocompare与newdesignwithchange中分别选取所要比较的文件，将outputoption下的GenerateDifferencesReport选中，其它选项以自己实际情况来选取，最后run即可。

19、如何对已layout好的板子进行修改?

为确保原理图与PCB一致，先在原理图中进行修改，然后导出netlist，再在PCB中导入，但要注意，如果要删除某些网络或零件，则需手动删除。

20、CAMGerber文件时（SOLDERMASKBOTTOM）出现“maximum number of apertures exceeded”的提示，无法输出文件?

选中你想要输出gerber的层，进入edit document对话杠，再选device setup(前提要在photo状态下)，在photo plotter setup对话框的下方有一个aperture count项，在其后输入数字，然regenerate即可。

21、PowerPCBgerberout时*.rep，*.pho，*.drl，*.lst各表示什么意思？

*.phoGERBER数据文件

*.repD码文件（线，焊盘的尺寸，必不可少的） *.drl钻孔文件 *.lst各种钻孔的坐标

以上文件都是制板商所需要的。 22、PowerPCB如何打印出来?

可以在菜单File－Cam……中进行，建立一个新的CAMDocument后，然后Edit，OutputDevice选择Print，运行RUN即可。一般先进行打印预览（PreviewSelections），看是否超出一页的范围，然后决定是否缩小或放大。

23、请问PowerPCB如何设置才能在走线打孔的时候信号线自动用小孔，电源线用大孔？ 先在PADSTACKS中将你要用的VIA式样定制好，然后到Design Rules中先定义Default Routing Rules使用小的VIA，再到Net Rules选中电源的Net，在Routing中定义成大的VIA。如不行，可以敲入―VA‖，将VIA Mode设成Automatic，它就会按规则来了。 24、要想在PowerPCB中放置单个焊盘，是否就要在组件库中做一个单焊盘的组件？ 不一定，如果单个焊盘有网络连接，则可以改成放过孔，毕竟放组件不利于DRC。放过孔的方法：选中某一网络（NET），单击右键，选ADDVIA即可，可以连续放多个。最好打开在线DRC。

25、PowerPCB在铺铜时画铺铜区时，如要在TOP和BOTTOM均要铺GND的铜，是否需要在TOP和BOTTOM分层画铺铜区后，再分层进行灌铜？

在灌铜时，各层均需要分别画铜皮框，如果一样的外形，就可以Copy。画完后现在Tools下的Pour Manager中的Flood all即可。

26、如何在PowerPCB中象在PROTER中一样，将一组器件相对位置不变的一起旋转？

操作之前，敲入\"DRI(忽略DRC)\"或―DRO(关闭DRC)‖，然后必须先将需要选转的器件和线等选中，然后定义为一个Group，然后就可以点击右键进行Group的旋转操作了。（鼠标点击处为旋转的基准点！）

27、在布线过程中，如果打开DRP，有些芯片的管脚引不出线来，但是鼠线是确实存在的。如果关掉DRO，这个管脚就能引线出来了，是为什么？哪有设置？

设计规则中的设臵值太大了（如Pad到trace、trace到trace等安全间距设臵等），或者默认走线的线宽值设臵的太大了，而芯片管脚的间距又小。都有可能造成上述问题。 28、为什么PowerPCB中铺铜有时是整块，有时是网状，应该在哪里设置？

当你使用灌铜的线宽大于或等于线间距时，就为实铜；当灌铜的线宽小于线间距时，就为网格铜。线宽在铜皮框的属性中就可看到，线间距在Preferences中设臵。要使得铺铜倒脚平滑，在画好铺铜区域后，右键Ouery /Modify Drafting—Preferences/Flood & Hatch Preference/Smoothing中将值增大。

29、PowerPCB里NCDrill和Drilldrawing层有什么区别？

NC Drill是一些钻孔数据，提供给钻孔机使用。

Drill Drawing是一个钻孔图表，可以直接由Gerber来看钻孔大小，钻孔数，位臵。 30、PowerPCB中走线怎样自动添加弧形转角？

在走线过程中点击右键，选择―Add Arc‖即可。 31、PowerPCB的内层如何将花孔改为实孔？

修改相应的铜皮框的属性，在Preferences中将―Flood Over Via‖选项勾上即可！ 32、在PowerPCB中，pinnumberandpinname(alphanumeric)有什么区别？

Pin number：只能是数字1、2、3……

Pin name (alphanumeric)：可以是整数，也可以是字符。原理图中好多组件管脚是以字符命名的(如BGA器件的管脚)，那么你在做pcb的组件库时就给组件字符名。这时你就要去定义pin name为字符。

33、PowerPCB中怎样在铜箔上加via呢?

1）把via当作组件，并给过孔添加到gnd或电源的connection。 2）从地或电源引出，用右键end via mode的end via添加过孔。 34、PowerPCB里除了自动标注尺寸外还有没有别的测距方法？ 可以用快捷键Q，也可以使用ctrl+Page Down。 35、PowerPCB中怎样给器件增加标识？

选择该器件，按右键选择Query/Modify，左下方选择\"Labels\"，选择\"NEW\"，增加，即可。另一种简单方法：选择器件后，直接按右键选择Add NEW Labels，进行相应操作就可以了。

Power PCB组件库中组件外形应该在丝印层还是在all layers，组件外形最好定于all layers，这样不会出问题。

36、在覆铜时，copper、copper pour、plane aera、auto separate有什么不同？

copper：铜皮

copper pour：快速覆铜

plane area：智能覆铜/电源、地覆铜（使用时必须在layersetup中定义层为split/mixe，方可使用）

auto separate：智能分割（画好智能覆铜框后，如果有多个网络，用此项功能模块进行分割）

37、快速删除已经定义好且灌过铜的地或电源铜皮的快速方法

第一步：将要删除的铜皮框移出板外。 第二步：对移出板外的铜皮框重新进行铺铜。

第三步：将铜皮框的网络重新定义为none，然后删除。

对于大型的pcb板几分钟就可以删除了，如果不用以上方法可以需要几个小时。 现在balzeroute的数据结构比powerpcb合理，一些电源和地网络的删除工作可以在balzeroute中进行。大家不妨可以一试。 38、powerpcb本身阻抗计算的功能

powerpcb中本身自带有特性阻抗计算的功能,用法如下：

1、在setup/layerdefinition中把需要定义为地或电源层相应层定义为CAMPLANE。 2、并在layerthinkness中输入你的层叠的结构，比如各层的厚度、板材的介电常数等。 通过以上的设臵，选定某一根网络并按CTRL+Q，就可以看到该网络相关的特性阻抗、延时、长度等。

39、为你解除powerpcb删除已完成信号走线的烦扰

您是否碰到这样的情况：由于布局、布线的修改需要删除一些没有用的信号走线，而在powerpcb中却很难删除，需要一根一根、一段一段的删除，有时候剩下一两个信号疙瘩还删了半天删不掉。

如果您遇到类似的情况，不要着急，我教你一招：

上面的问题是由于powerpcb的数据结构不好造成的，在blazerouter中就不会出现这样的情况了，所以你要快速删线可以在blazerouter中进行。

第一步：打开blazerouter

第二步：选中你要删除一堆信号线

第三步：点击右键，选择unroute命令。搞定了，祝你删线开心。 40、谈在powerpcb中如何将多层板层数减少

在powerpcb中将多层板的层数的减小的方法如下，现举个例子：4层板删除layer2、layer3层，变成2层板，其他的做法一样：

第一步：删除layer2层的电特性数据，包括走在该层的traces、copper、via。 第二步：删除layer3层的电特性数据，包括走在该层的traces、copper、via。

第三步：进入菜单setup/LayerDefinition面板。在Electricallayers栏中点击modify按钮。在弹出的对话框中输入2。如果layer2、layer3已经没有电特性数据，那么4层就变成2层板了。如果layer2、layer3已经还有电特性数据，会出现一个警告说layer2、layer3已经还有电特性数据。按第一、第二步骤删除它，再进入第三步。

第四步：将原先布在layer2、layer3的相关部分布到top、bottom层即可。

41、powerpcb中可以自己定义快捷键吗?每次find的时候都要edit->find太麻烦了想改成很多PCB工具的ctrl+f谁有好办法？

打开PADSPWR根目录下的POWERPCB/MENUFILE.DAT(用记事本打开),再用记事本的查找功能找出\"FIND\"的语句,此语句的后面有\"65\"字样,在此后面加上\"CTRL+F\将所有的

找出来都加上\"CTRL+F\"后保存,重新启动POWERPCB,试一试\"CTRL+F\加快捷键是不是成功呢!!爽不爽!

42、POWERPCB,这些过孔是怎么放上去的？

POWERPCB,这些过孔是怎么放上去的？蓝色过孔有些没有连线（我检查过是过孔不是焊盘，而我平常一直都只能用焊盘代替。），好象必须连线才可以打过孔吧！有哪位知道，讲解一下。Thanks!

选择net右键add vias

43、在POWERPCB里输出钻孔文件时出现这样错误,怎么解决？

在CAM的DRILLDRAWING里的OPTIONS里点击的DRILLSYMBOL里的REGENERATE，点击它后，以后出GERBER就没有问题了

44、替换Via(一次性替换）

如：板子上有两种类型的Via：Standard Via, BGA。现在我要将其中一部分的Standard Via替换成BGA。请问可以选中了一次性的替换吗？还是说只能一个一个的删除掉再重新打呢？

在POWERPCB中只开VIA,有两种方法选中: A：EDIT----FIND (VIA) B：EDIT----FILTER (VIA) 然后就可以右击修改啦

45、做DRC检查时出现的错误“一个圆圈内有一个箭头”，这种错误是怎么引起的，如何排除啊？？

是规则设臵问题,可以去掉的:进入规则设臵菜单,选择Component选项,进入component rules菜单,可以看到元件列表里只要是检测有那个怪符号的元件都在后面有个括号,那是元件被设臵了规则,将其恢复成默认值就可以了.

46、在POWERPCB中如何一次性将板上所有器件标号字体改成一样的？

先点右键-->filter中，只勾选label一项，离开设定画面，回到pcb后，直接select all，就会只选到所有的序号，然后按Ctrl+Q,接下来就在下方的height & width空白中输入你要改的大小即可，一次完成喔!!

47、PowerPCB快捷键请教

Add route和dynamic route我用的最多，总希望有个快捷键。这样画图更快一点 选中对象，add route用F2快捷键，dynamic route用F3快捷键！

48、POWERPCB如何生成坐标文件

现在做出的电路板，需要拿到厂家贴片，不仅需要gerber文件还需要贴片元件的坐标文件，请指点一下！

TOOLS---VISUALBASICSCRIPTING再选17、EXCELPARTLISTREPORT可生成*.TXT格式的LOCATION文件。

49、在POWERPCB中怎样重新导入修改过的网表？

将最新的ORCAD原理图生成网络表并导入到POWERPCB中并另存档，再在旧的POWERPCB图中运行菜单TOOLS/COMPARENETLISTS会出现一个对话框，在New design with changes/New design项中选择刚存档的文件，然后在Output options项中选中Generate ECOfile并选择存ECO文件的路径，将各项选择好后点击RUN后就会产生ECO文件，然后你用File菜单下的输入命令将ECO文件导入即可!

50、有关COPPERCUTOUT的问题

看图片，请问各位我想挖掉铜的边缘为什么不行？

1、打开POWERPCB

2、选择―DRAFTING‖按钮。用―COPPERPOUR‖命令画你的方形外框线（可以选择―RECTANGLE‖直接画，形状特殊的用―POLYGON‖画并编辑到你需要的外形）。

3、选择‖COPPERPOURCUTOUT―画你需要的圆形。（任意形状均可，看要求而定）。 4、直接FLOOD，就得到你要的样子了。

注意：上面只是说如何得到你要的东东，现在是没有任何网络的，实际的PCB里面你指定网络即可，其他的相同。 51、2Dline与非金属化孔。

2Dline在实物层为铜线，用它连接相当于铜线连接。

非金属化孔内层没有铜皮，只表面有铜皮，过锡炉时锡只会附着在表面，不会浸入内层。非金属化孔也没有电器属性，可以使用2Dline在需要连接的地方连接，例如：在表面铜皮用2Dline使其接地。

52、如何解决管脚接铜皮导致散热过快，引起手工焊接不上的问题。

在Preference/Thermals/Pad shape/No connect勾选上。一般不用此方式，而是选择Diagonal

（注意要把所有的Pad Shape都选择上），不选Flood Over也是为了防止散热过快。Non_drilled pads 则一定选择No connect。因为是表贴元件。 53、pcb cam输出Options内的Over Size Pads值设置问题。

pcb cam输出Options内的Over Size Pads值，其设臵值是针对直径或边长增加的数值。对于不同的设计和不同的层，要求不同。

阻焊层：

对于顶层阻焊、底层阻焊，我们通常设臵为10mil，即对圆型焊盘，直径增加10mil。但这不一定是对的，应根据具体设计来设臵，有三个原则要考虑：

1、对于阻焊，厂家（福强）要求两边比焊盘各增加0.05mm，即Over Size Pads值最小值应当为4mil。这数值就是pcb制板的对准偏差。若厂家加工能力不够，须提高该数值。

2、焊盘之间必须要有阻焊。若我们设臵10mil，会导致tqfp、排阻之间没有阻焊，我们之前的板卡，容易连焊可能与这相关。

3、焊盘间距问题。焊盘之间的阻焊，最小线宽有要求，看厂家的加工能力，即阻焊桥宽度，通常不低于5mil。这就要求，焊盘之间的间距，至少要大于9mil。

从上面分析，对于有0.5mm间距的TQFP器件的pcb，建议将焊盘间距设计为10mil，Over Size Pads值设臵为4mil，保证有6mil阻焊。若板上器件焊盘间距大于0.5mm，则可以适当增加Over Size Pads值。

而对于0.4mm间距的soc芯片，无法满足上面的3个原则。 cam plane输出：

须考虑钻孔偏差，即孔与导体最小距离(mil)，如兴森快捷PCB技术能力为6mil。 若Over Size Pads值设臵为0mil，过孔尺寸为16/8，则铺铜与过孔间距为4mil，不能满足上述“钻孔偏差”要求，因此至少应当将Over Size Pads值设臵为4mil，则孔与导体最小距离为6mil。

对6层板，建议按照孔与导体最小距离为8mil来设计。对于过孔尺寸为16/8，Over Size Pads值设臵为8mil以上；对于过孔尺寸为18/8，Over Size Pads值设臵为6mil就可以了。

Cam plane输出cam时，edit document/document栏选择plane。其余层输出cam时选择routing。

54、pcb电源和地层，设置为CAM PLANE还是SPLIT？

CAM PLANE的好处是，只要打了过孔，系统就默认已经电气连接；其次，CAM PLANE是负片输出，铺铜效果好。但CAM PLANE不能走线（因为是负片！），需要手工用2D进行分割，无法自动检查，容易出错。

SPLIT是正片输出，支持智能分割及电气连接检查，对于无电气连接的焊盘，也是挖掉的。 对于铺铜效果，通过设臵也可以达到CAM PLANE的效果。

因此，建议，若有分割，采用SPLIT，单一信号的电源层，可采用CAM PLANE。 SPLIT层铺铜效果设臵方法：

1、选择plane area的shape； 2、右键，选择属性；

3、弹出窗口，width值设臵2～3mil（确定铺铜的线宽），点击“Apply”； 4、同一窗口，再点击“reference”；

5、弹出窗口，hatch grid值设臵1～2mil（确定铺铜的间距），smoothing设臵0.25（确定铺铜边缘的平滑程度，其值大，则转角圆滑）；

6、看铺铜效果，若不理想，可调整上述3个参数。 55|、导入cam位置不吻合，可以参考如下设置。

相应的cam350也要设臵的和此吻合。